Vivado中如何强制指定IP的顶层

本篇文章给大家分享的是有关Vivado中如何强制指定IP的顶层，小编觉得挺实用的，因此分享给大家学习，希望大家阅读完这篇文章后可以有所收获，话不多说，跟着小编一起来看看吧。

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在IP Integrated界面，Advance下新建一个GROUP，名字无所谓，可以设置任何名字，默认一般取名为Verilog Synthesis Wrapper；

修改这个Group的IP File Group Properties下的（可以在点击刚才新建的Group，会有一个属性栏）：

• Name为xilinx_verilogsynthesiswrapper

• Env ids为verilogSource:vivado.xilinx.com:synthesis.wrapper或:vivado.xilinx.com:synthesis.wrapper

• Type为verilog:synthesis_wrapper

以上是建立综合时候的Top层，下面介绍如何设置用于仿真情况下IP的顶层：

同样也是在Advance下新建一个GROUP，名字同样可以随意设置，默认用Verilog Simulation Wrapper；

修改IP File Group Properties下的（这个和上面综合使用的操作方法一样）：

• Name为xilinx_verilogsimulationwrapper

• Env ids为verilogSource:vivado.xilinx.com:simulation.wrapper或:vivado.xilinx.com:simulation.wrapper

• Type为verilog:simulation_wrapper

然后将作为顶层的_v.ttcl(必须用module <=: ComponentName :> 定义moudule名)添加到这两个Group下，Vhdl同理；其实也可以添加Verilog文件，不过这样就没啥意义，ttcl文件发挥很强的优势，诸如缩减代码，例如我需要设置n组变量，变量名为a0，a1，a2，a3......an（n>100)，用verilog绝对不可以用不超过10行代码实现，但是ttcl可以。

以上就是Vivado中如何强制指定IP的顶层，小编相信有部分知识点可能是我们日常工作会见到或用到的。希望你能通过这篇文章学到更多知识。更多详情敬请关注创新互联行业资讯频道。